ChipLeap 开源发布：从负载规格或自有 RTL 到 GDS 的 AI 芯片设计生成器

danieltyukov 在 GitHub 开源 ChipLeap，可从负载描述（如 Llama 3.2 1B、5 tokens/s）或用户自带 RTL 出发，自动设计架构、生成 SystemVerilog RTL、X-HEEP RISC-V SoC 配置或 AXI4 IP，并完成仿真、综合、布局布线直至 GDS。附 MCP 服务器供 Claude、Cursor 等助手驱动，示例 UART 在 IHP SG13G2 开源 PDK 上通过 DRC、LVS，全流程约一刻钟，MIT 许可，亦可调用 Cadence、Synopsys、Siemens 商用工具。