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VerifyRTL：LLM 辅助的 RTL 验证工具，仿真与形式化验证一体化
nimishadeepak10/verify-rtl
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发布时间：（北京时间）
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https://github.com/nimishadeepak10/verify-rtl
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AI 导读
开源项目 VerifyRTL 将 Verilog/SystemVerilog 设计的有向仿真与形式化验证整合到一条流水线中，自动生成验证计划、建议属性并转换为 SystemVerilog Assertion。它基于 Icarus Verilog 与 SymbiYosys/Yosys 运行，每个结论（PROVEN、FALSIFIED、TIMEOUT 等）都来自真实求解器运行，并为 PROVEN 附加 vacuity 检查与假设一致性检查，超过 8 个假设时跳过冲突隔离并如实报告。
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